2.5 Gbps收发器中1∶2解复用电路的设计-深亚电子-四川深亚电子科技有限公司

深亚电子，中高端pcb设计、pcb制板、元器件选型、SMT贴装一站式服务

深亚PCB

一站式服务
PCB设计
BOM配单
PCB制板
FPC柔性
钢网制作
SMT贴片

人工服务

为您提供咨询相关业务的工作
人员在线答惑

服务时间

周一至周五9:00-18:00

2.5 Gbps收发器中1∶2解复用电路的设计

发布时间：2022-10-21 下载次数：80 立即下载

资料介绍

为了克服时钟的翻转频率受到工艺限制的缺点，简化电路设计的复杂度以及时钟分布的难度，实现更高的速率，同时尽量降低系统功耗，半速率电路结构逐步取代全速率结构。本文根据2.5Gbps高速串行收发器的工作实际，为降低后续电路设计难度，采用工作速率较高的电流模式逻辑（Current Mode Logic,CML）设计了双环时钟数据恢复电路中的前端1:2解复用电路，采用SMIC 0.18 um模拟混合信号工艺实现并基于SpectraVerilog进行数模混合仿真，结果显示电路可以正常工作，符合预期要求。