六层pcb板如何设计阻抗

LVDS 信号在 PCB 上要求

1)只要有 LVDS 信号板最少都要有四层。LVDS 信号布在与地平面相 邻布线层。例如，对于四层板而言，通常可以按以下进行层排布；LVDS 信号层、地层、电源层、其他信号层。

2)对于 LVDS 信号，必须进行阻抗控制（通常将差分阻抗控制在 100 欧姆）。对于不能控制阻抗 PCB 布线必须小于 500MIL。这样情况主 要表现在连接器上，所以在布局时要注意将 LVDS 器件放在靠近连接 器处，让信号从器件出来后就经过连接器到达另一单板。同样，让接 收端也靠近连接器，这样就可以保证板上噪声不会或很少耦合到差分 线上。

3)对 LVDS 信号和其它信号比如 TTL 信号，最好使用不同走线层， 如果因为设计限制必须使用同一层走线，LVDS 和 TTL 距离应该足够 远，至少应该大于 3~5 倍差分线间距。

4)对收发器电源和地进行滤波处理，滤波电容位置应该尽量靠近电源 和地管脚，滤波电容值可以参照器件手册。

5)对电源和地管脚与参考平面连接应该使用短和粗连线连接。同时使 用多点连接。

6)保证信号回流路径最短，同时没有相互间干扰。

7)对走线方式选择没有限制，微带线和带状线均可，但是必须注意有 良好参考平面。对不同差分线之间间距要求间隔不能太小，至少应该 大于 3~5 倍差分线间距。

8)对于点到点拓扑，走线阻抗通常控制在 100 欧，但匹配电阻可以根 据实际情况进行调整。电阻精度最好是 1％－2％。因为根据经验， 10％阻抗不匹配就会产生 5％反射。

9)对接收端匹配电阻到接收管脚距离要尽量靠近，一般应小于 7mm， 最大不能超过 12mm。

由此可见：在 PCB设计上，我们主要关心是阻抗控制和线长。阻抗 计算可以通过相关阻抗计算软件算出。在某些大型 PCB 设计工具中 也内嵌了阻抗计算模块（如 CADENCEALLEGRO）。

保持差分线等长也是设计重点，特别是经过连接器 LVDS 信号，我们 不仅要考虑互联单板线长，更要关心连接器信号排布对线长影响。 SKEW 是和线长成比例。

skew 是指时钟偏移,同样的时钟产生的多个子时钟信号之间的延时 差异。它表现的形式是多种多样的，既包含了时钟驱动器的多个输出 之间的偏移，也包含了由于 PCB 走线误差造成的接收端和驱动端时 钟信号之间的偏移。