PCB 叠层时需要采取三个重要步骤

了解您的信令标准

在设计中布线单个迹线之前，请花一些时间阅读信号标准中设计要求的概述。确保您了解总线拓扑、长度匹配限制（如果有）、单端和差分阻抗目标、噪声容限/损耗预算、任何芯片外端接以及任何其他重要要求。信令标准信息可在线获取，如果您使用任何不熟悉的接口，则应咨询。

专注于堆叠

PCB叠层设计是高速PCB设计的基础。不正确的叠层会导致设计成为 EMI 的强辐射器，产生电源完整性问题，或使布线变得非常困难。如果您首先关注叠层，则可以克服高速设计中的许多常见挑战。

确定所需的层数：有几种方法可以实现这一点。对于高净数设计，典型的方法是使用板上最大 BGA 组件中的行数来确定信号层数。对于大多数在焊球之间布线单条迹线的粗间距 BGA，信号层的数量将是行数除以 2。添加所需的接地层和电源层，您就拥有了一个完整的叠层。

为您的设计选择合适的材料：这里的主要问题是损耗角正切。大多数设计“大师”会告诉您必须使用低 Dk 材料，但实际情况是损耗角正切是更重要的数量。如果您的电路板非常大，例如具有很长互连的机架式背板，那么您将需要尽可能低的损耗，因为插入损耗将主导互连上的信号行为。对于非常短的线路，担心低色散的精确阻抗匹配，因为回波损耗将占主导地位。

基本的 FR4 层压板可能不足以满足您的设计。

确定您的阻抗：通过花时间了解您的信号标准并首先选择材料，您将了解您的目标阻抗并可以确定走线宽度/间距的大小，以确保您满足这些目标。大多数 ECAD 应用程序都有一个阻抗计算器，您可以使用它来确定达到特定阻抗目标所需的走线宽度。

相邻的电源轨和地平面：将这两层相邻放置可以使电源和地网自然解耦以提供稳定的电源。使用相邻的电源和地会增加 PDN 的电容，并有助于确保较低的阻抗到较高的频率。确保您可以在所有为高速数字组件供电的电源轨上执行此操作。

设计好建议的叠层后，请将其发送给制造商，以确保其材料可行。不要等到设计完成后才发现叠层需要更改。否则，您可能会触发重大的重新设计，尤其是在阻抗控制网络上。

制定路由和布局策略

组件的位置和方向将决定电路板布线的难易程度。大多数设计中的一个好主意是将最大的 BGA 组件集中放置并尝试对其进行定向以最小化网络交叉。尝试实施以下策略：

尽可能选择较短的走线，并尽量减少过孔转换。

仅在统一的接地平面上路由阻抗控制的高速信号；切勿在地平面上放置切口以试图在网络组之间提供隔离。

如果您正在生产原型，请在电路板上放置重要互连的测试点，以便您可以评估布局中的高速信号完整性。

在同一层上布线并行总线，以便所有信号具有相同的传播延迟和长度匹配容差。

使用背钻消除很长的通孔存根。一种成本较低的选择是在整个电路板厚度上路由这些信号，以便这些转换具有较小的残线或没有残线。

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